摘要：AiP 把天线和芯片封在一起，省空间但工艺门槛高。本文讲清扇出、SiP、LTCC 几条封装路线，天线与芯片的协同设计、阻抗与热怎么处理，以及量产良率的痛点。

关键词：AiP、封装、扇出、工艺

更新于 2026-11-02

AiP封装制造流程分几步？

相控阵制造不是焊几个振子那么简单，难点在几百个通道要做到一致。典型流程是阵元贴装、馈电网络装配、一体化校准、防护封装，环环相扣。

每一步的控制点都直接关系到最终一致性：贴装决定指向，馈电决定旁瓣，校准决定整体可用。走完流程还要做全通道测试分选，把一致性不达标的挑出来或分档组合。馈电网络均一性决定旁瓣，各通道幅相参差靠后校准能修但不彻底。

阵元贴装精度影响什么？

贴装精度是阵面指向的地基。位置偏差超过二十分之一波长，波束就开始涣散，而且这种偏差是系统性的，后面校准很难完全补回。

所以装机工装和定位精度要控死。某批阵面指向散，最后查到是贴装工装磨损，换工装后一致性立刻回正。换句话说，源头控比末端补高效得多。校准不是一锤子买卖，温漂和老化会慢慢吃掉一次性校准的成果，周期复校才稳。

馈电网络装配怎么控均一？

馈电网络的幅相均一性决定旁瓣水平。各通道幅相参差，靠后道校准能修一部分，但不彻底，所以源头均一更关键。

装配时靠自动化贴装和测试分选来落地，对位、键合、分档三道把住一致性。良率是隐形的成本黑洞，低于七成时报废吃掉的，比省一点料多得多，提良率常比砍料更有效。AiP 把天线和芯片封进同一颗，扇出工艺便宜但要控翘曲，集成度越高热越难办。

取值一律写可验证区间；查不到就写「需按实际送检/实测确认」。

校准为什么不能只做一次？

校准不是一锤子买卖。温漂和老化会慢慢吃掉一次性校准的成果，几个月后方向图就散了，尤其户外和车载这类温差大的应用。

正解是在线校准或周期复校。另外，校准件本身也有精度，低精度校准件会让你反复返工。把校准数据留档，后续批量出问题时有基线可比对，也能支撑迭代校准。TR 组件靠自动化贴装加测试分选落地，对位、键合、分档三道把关才有一致性。

AiP 封装的难点在哪？

AiP 把天线和芯片封进同一颗，省空间但工艺门槛高。扇出工艺便宜但要控翘曲，翘曲会直接带偏天线阻抗和驻波。

SiP 集成度高能塞下更多通道，但热是头号敌人。频率上到毫米波，基板介电常数的均匀性直接决定增益。某 AiP 因扇出翘曲导致驻波变差，改塑封压应力后才回正，这类问题封装阶段就要预防。良率是个隐形的成本黑洞，低于七成时报废吃的钱，比省一点料多得多。

TR组件怎么控一致性？

TR 组件是阵面的心脏，一致性靠装配和末道校准两条腿。自动化贴装、金丝键合、测试分选三道关键工序，每个工序的工艺窗口设不好，一致性就做废。

贴装对位漂移，末道校准能修但成本翻倍，源头要控。键合拉力不够是可靠性隐患，分选也救不回。不分档直接装阵，拼出来一致性差，要分档再组合才能拉回来。单元越密、频率越高，热管理越要前置设计，否则量产后散热会拖垮指标。

AiP封装的良率痛点是什么？

AiP封装的良率痛点在高频和密集成度下被放大。单元越密、频率越高，单个缺陷对整体指标的影响越敏感，良率掉一点，单位成本就被报废吃掉一大块。

低于七成良率时，报废摊到成品上，表面省料其实更贵。提升良率靠把一致性指标分解到每道工序窗口，并加强测试分选，源头控比末端补高效得多。TR 测试分选这步不能省，不分档直接装阵一致性会塌，分完档再组合才补得回来。

热管理在工艺里占多重要？

热管理在工艺里越来越重要，单元越密、频率越高，散热直接决定能不能量产。功放和移相器的温漂会让指标随工作温度跑，户外阵面九成以上的现场问题出在热和电磁兼容。

所以散热设计要前置，而不是等测试发现过热再改。高集成模组尤其要算清热通道，否则密度上去了，温漂和可靠性先崩。落到执行层面，把一致性指标分解到每道工序窗口，源头控比末端补高效。

量产爬坡要先解决什么？

量产爬坡最先要解决的是一致性和良率，而不是产能数字。先把校准体系、测试分选和工序窗口固化，批次间跳变客户受不了。

另外要建好追溯：每个阵面的校准数据、测试档位、批次号都要可查，出问题能定位到工序。爬坡期最容易为了赶产量放松分选，结果返修成本反噬，得不偿失。贴装精度是阵面指向的地基，位置偏差超过二十分之一波长，波束就开始涣散。

结论

当成本敏感，扇出优先，但要控翘曲导致的天线失配。当集成度极高，SiP 能塞下更多通道，热是头号敌人。当频率高到毫米波，基板介电常数均匀性直接决定增益。

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